网上配资股票港大博士生提出硬件原生ADC架构, 解锁存算一体极致能效

近期，香港大学博士生洪海桥与所在团队首次提出了一种基于忆阻器的自适应模数转换器（ADC，analog-to-digital converters）网上配资股票，旨在从电路-架构层面解决存算一体（CIM，Compute-in-memory）AI 芯片的核心瓶颈。

它具有自适应特性，就像一把能根据信号数据分布动态调整刻度的“智能尺子”，不仅测得更准和更快，还更省电。

值得关注的是，AI 芯片的发热和费电的问题有望得到改善——相比于传统 ADC 设计，该忆阻器 ADC 在特定场景下能大幅降低信号转换能耗。集成这种 ADC 后，存算一体系统的总能耗和总面积开销可分别降低 57.2% 和 30.7%。

图丨洪海桥（来源：洪海桥）

总体来说，这种设计在系统能耗和面积方面都实现了显著改善，在存算一体系统的大规模部署方面展现出潜力。需要了解的是，这项技术并不是要替换 GPU，而是补足 GPU 无法高效覆盖的严苛功耗边缘场景。

其为边缘端的模型部署提供了极致能效的硬件基础，让神经网络在边缘计算终端也能高效运行，从而高效支持检测、识别、分析和预测等任务。这些设备大多依靠电池供电，无法承受云端服务器的高功耗、高延迟。

得益于其与存算一体架构的原生融合特性，该技术有望在智能穿戴、移动终端及自动驾驶等对功耗敏感的边缘场景中发挥关键作用，在实现复杂实时任务（如心率异常分析、计算摄影、障碍物识别）的同时，显著延长设备续航，而无需将大量原始数据上传云端。

用创新设计，能翻过 ADC 面积功耗这座“大山”吗？

当 AI 模型规模持续膨胀，终端设备对低延迟和低功耗的需求达到极限时，传统冯·诺依曼架构的“存储墙”和“功耗墙”局限性会愈发突出。在存储容量、数据搬运延迟成为核心瓶颈的场景下，存算一体技术因能够高效执行向量-矩阵乘法操作，被认为是突破冯·诺依曼瓶颈的关键方法。

但它受限于模拟信号到数字信号转换，即由于计算结果是模拟信号，而芯片上的其他部分（比如非线性激活函数、池化操作或与下一层计算单元之间的传输电路）几乎都是数字电路。因此，必须在计算结果出来后，用 ADC 将其转换回数字信号（如下图 b 所示）。

图丨神经网络计算中存算一体系统的挑战（来源：Nature Communications）

存算一体的核心计算单元——忆阻器存算一体阵列在芯片版图上密度极高，而其外围电路往往占较大面积、耗大量电能，进而削弱了存算一体中模拟计算带来的优势。

长期以来，ADC 的开销是影响忆阻器芯片能效的关键瓶颈之一。尽管在学术界有很多优秀的工作陆续提出过解决方案，但由于复杂度和带来的相关问题，在 AI 硬件这一场景下，要实现可拓展抗噪声保证计算精度，就必须翻越 ADC 面积功耗过大这座“大山”。

为解决上述问题，研究团队另辟蹊径——在基于忆阻器的存算一体系统中，直接利用忆阻器本身来设计 ADC。这种设计巧妙地利用了忆阻器的可编程模拟特性，直接解决了传统设计中灵活性与硬件开销难以兼得的矛盾：

首先，它摒弃了传统方案中为了实现“自适应”而引入的庞大冗余。传统的 CMOS ADC 如果想要调整量化刻度（自适应），往往需要切换庞大的电容阵列，并配合复杂的数字控制逻辑电路来调整参考电压，这会导致面积和功耗剧增。而该团队的设计利用忆阻器的可编程性直接定义量化边界，仅需通过电压脉冲调节阻值即可完成配置，不再需要电容阵列和额外的数字逻辑。

其次，它在极简的架构下实现了极致的能效。得益于忆阻器紧凑的物理结构，该设计无需使用传统 ADC 中复杂的运算放大器和多级比较器电路，从而极大地削减了硬件开销。正是这种硬件原生的自适应设计，让该 ADC 在保证精度的同时，实现了面积与功耗的双重突破。

图丨基于忆阻器的模数转换器设计（来源：Nature Communications）

洪海桥对 DeepTech 解释说道：“我们的 ADC 由一系列量化单元（Q-cell）组成，每个量化单元中有两个忆阻器，它们配合充放电电路构成了一个可编程的电压比较器。这种设计利用忆阻器的模拟特性直接表示量化边界，当神经网络的部署需要一套新的量化边界时，只需重写这些忆阻器的电导值即可。这种设计极大地简化了自适应 ADC 所需的电路，从而结合忆阻器器件实现了能效和面积的巨大优势。”

提升存算一体技术的能效和精度

除了电路设计的创新，器件本身的优异特性也是走向产业化的基石。在研究实验中，研究团队制备的 8×8 忆阻器阵列展现出了极高的一致性，器件间电导状态的标准差仅为 2.73 µS，证明了该工艺的成熟度与鲁棒性。

更关键的是，该技术充分利用了忆阻器的非易失性优势。与需要持续供电刷新数据的传统存储器不同，忆阻器一旦写入数据，断电后仍能长久保持。

这意味着在实际应用中，ADC 的量化配置只需要写入一次，就可以在极低功耗下长期稳定运行，无需频繁的擦写操作。这种“一次配置，长久使用”的特性，对于电池容量受限的边缘 AI 设备而言至关重要。

图丨制备的忆阻器器件及阵列的实验表征（来源：Nature Communications）

不仅如此，更值得关注的是，该团队提出的超分辨率方法可在一定误差下高精度工作。“我们反过来利用器件之间不可避免的微小差异，让这些‘坏’的误差变成‘好’的资源，提升了系统的有效精度。”洪海桥说。

图丨8×8 忆阻器阵列的多态电导编程演示（来源：Nature Communications）

该团队建模了多个精度的自适应 ADC，并且考虑了真实的忆阻器器件涨落（Variation），在 VGG8 网络和 CIFAR-10 数据集上实现了 89.55% 的准确率。洪海桥指出，这个数字的真正意义在于非常接近理想的算法结果（90.2%），并且远超同等比特数下的均匀量化 ADC。证明了该 ADC 在实际、非理想的硬件条件下，仍然能支持高精度的神经网络推理。

图丨基于自适应量化和网络性能的仿真分析（来源：Nature Communications）

这种 ADC 在硬件效率方面也实现了显著提升。根据估算，相较于当前在 ISSCC/VLSI 发表的同类最优 ADC，功耗最低压缩了 15 倍、面积缩小近 13 倍。具体而言，其在 5 比特精度下的能量消耗仅为 12.58 飞焦耳/次转换，而芯片面积仅 24.29 平方微米。

基于忆阻器的自适应 ADC 与存算一体架构深度融合，共同构建了超越传统数字计算的全新优势：

·计算架构：GPU、TPU 是高度优化的数字计算架构，仍基于冯·诺依曼体系，计算与存储（SRAM/DRAM）分离，依赖高带宽与复杂数字逻辑并行计算，具有高精度、高通用性与成熟生态的优势，但在能效比上往往不尽如人意。

·计算原理：该技术采用模拟域存算一体架构，直接利用物理定律在忆阻器阵列中完成模拟计算，是数据驱动、神经形态的计算范式，并且能效极高。

·数据特性：忆阻器为非易失性存储器，断电后 AI 模型权重仍可保留，这与依赖 SRAM/DRAM 的数字芯片不同，因而在待机功耗与即时唤醒方面具备天然优势，尤其适合边缘设备。

·核心瓶颈：该研究中的 ADC 解决的是存算一体架构内的模数转换瓶颈，攻克其关键问题。

该工作目前处于关键器件和电路的原型验证阶段。面向落地应用，未来研究还需要解决一系列复杂挑战：

首先，完整的芯片集成和流片验证。最关键的方向是从高效的 ADC 模块发展为一个完整的系统，即与忆阻器计算阵列、数字控制模块、激活函数电路等集成在同一块硅片上，并在流片过程中评估和优化整个系统的实际能效和鲁棒性。

其次，拓展自适应算法与硬件的协同设计。这种 ADC 是可编程的，研究团队希望继续探索更智能的片上学习算法，让 ADC 能够实时地、自主地根据数据流动态调整自己的量化边界，而不仅是加载预设值。

有望发展成下一代计算架构中的重要组成部分

据了解，该研究历时约两年，为证明研究是关键的系统级瓶颈以及是有潜力推动该技术前进的全新范式，研究人员做了大量的实验验证、电路版图和电压鲁棒性分析等工作，使研究更加完善和严谨。

工作最终得到了审稿人的一致认可，其中一位审稿人对该研究评价称：“该研究所致力解决的问题至关重要。通过采用基于忆阻器的 ADC 方案来显著降低向量-矩阵乘法运算前后的 DAC 和 ADC 能耗，对于推动存算一体技术的（商业化）落地与发展极其重要，我甚至认为是决定性的。”

回忆研究过程，洪海桥表示：“一个激动的时刻是，当我们意识到在忆阻器计算系统中使用忆阻器构建一个 ADC 是可行的，同时这能够很好地解决 ADC 在存算一体中的困境。并且，作为一个新方向的成果被顶级期刊认可和接收，这是科学研究中一种纯粹的快乐。”

近日，相关论文以《基于忆阻器的自适应模数转换实现高效精准的存算一体计算》（Memristor-based adaptive analog-to-digital conversion for efficient and accurate compute-in-memory）为题发表在 Nature Communications[1]。香港大学博士生洪海桥是第一作者，刘正午博士、李灿教授和黄毅（Ngai Wong）教授担任共同通讯作者。